舆论纲要：SRAM型FPGA抗单粒子翻转容错本领接洽

SRAM型FPGA（SRAM-based FPGA）由于具备消息密度大，本能高，开拓本钱低，可反复编制程序等个性，遭到航天电子安排者喜爱，被越来越多的运用于航天范围。但是在空间粒子的辐射效力下，SRAM-based FPGA简单遭到单粒子效力，更加是单粒子翻转效力(SEU：single-event upset)的感化。怎样普及SRAM-based FPGA的抗单粒子翻转本能，保护其空间运用的真实性仍旧变成了一个必需中心商量妥协决的题目。暂时海外从运用层、通路构造层及工艺构造层举行了抗SEU容错安排的接洽，己经有了比拟成型的表面与考查体味。然而因为海外关系本领上的封闭，以及考查前提和资源上的控制，国内涵这上面的接洽还居于探究阶段。所以正文以SRAM-based FPGA的航天运用为后台，以普及SRAM-based FPGA的抗单粒子翻转本领为接洽目的，举行鉴于运用层的抗SEU容错本领接洽。以Xilinx公司Virtex-II系列器件为接洽载体，领会了单粒子翻转的妨碍形式，对准各别资源典型的妨碍形式提出了相映的抗SEU容错计划。从表面建立模型观点举行容错计划的真实性领会，囊括带革新的分层TMR（triple modular redundancy）容错安排及内嵌BRAM保存器的EDAC（error detecting and correcting）容错安排。实行容错计划要害本领的软硬件安排及仿真试验，而且安排了相映的妨碍注入考查和中子辐射考查举行容错安排的考查考证。摆设资源逐位翻转妨碍注入考查的尝试截止表露：过程分层TMR安排的通路，摆设资源敏锐位位数贬低87%，真实度获得鲜明普及；革新本领的沿用贬低了因为多个非敏锐位翻转积聚变为敏锐位的几率。BRAM保存器的逐位翻转考查截止表白：在设定EDAC源代码/解码模块真实度为1的情景下，EDAC容错本领不妨实行BRAM保存数据的100%的SEU容错；纵然在商量编/解码模块真实度感化情景下，将源代码/解码模块过程分层TMR与革新贯串的容错安排，BRAM数据的SEU容错率也能到达87%。结果经过对静态中子辐射考查获得考查数据，按照数据的后期领会及比较考查获得：过程容错安排的通路真实性获得普及，证领会容错安排的灵验性。